如果使用具有错误输出的节点，请包括用于立即处理错误的代码。

FPGA中的局部错误处理通常会导致较低的FPGA资源利用率，因为FPGA中的错误簇由33位组成，一位用于状态，32位用于错误代码。通常可以将33位减少到1位。

避免写入Case结构内部的硬件输出，尤其是在单周期定时循环内部时。为每个事例显式定义硬件输出，并写入Case结构外部的硬件输出。

监控DMA  FIFO读取和写入的超时输出并做出相应响应。

还要监视目标范围的FIFO的超时输出，除非不关心是否发生超时或确定永远不会发生超时。要处理超时的长度，请锁定输出并通知主机应重新启动FPGA以确保数据完整性，或使用握手协议来处理重新发送的数据。

在适当的任何位置使用4-Wire握手，并确保标记电线，例如“输入有效”，“准备输出”，“输出有效”和“准备输入”。

在将小数数据类型传递到主机之前，请考虑将其转换为单个数据类型。

从DMA读取时，FIFO不会重新分配内存或轮询CPU。

请考虑使用Configure方法来设置适当的主机端缓冲区。尽可能避免使用大型FPGA大小的缓冲区来保留块RAM。

将DMA读取超时设置为0。

读取固定大小的元素数（数据通道数的倍数）。

等到缓冲区已满后再读取元素。

在创建与FPGA通信的API时，请使用动态引用类型。